超高密度三維積體電路技術與二維通道材料

發展次奈米世代技術節點的超高密度三維元件之架構和通道材料，將以垂直堆疊互補式電晶體(complementary FET, CFET)為主要結構，減少50 %之元件面積，以達到2034年次奈米節點之邏輯元件性能與密度目標。

為了延續摩爾定律尺寸微縮和性能提升的需求，各種結構與材料的變化不斷地推陳出新，根據國際元件與系統技術藍圖(IEEE International Roadmap for Devices and Systems, IRDS)，電晶體技術預期會在短期內由目前的鰭式場效電晶體技術全面轉換到閘極全環(Gate-all-Around, GAA)電晶體技術、材料亦會逐漸更新，藉此找到突破半導體製程極限的方法。故本團隊將發展次奈米世代技術節點的超高密度三維元件之架構和通道材料，將以垂直堆疊互補式電晶體(complementary FET, CFET)為主要結構，減少50 %之元件面積，以達到2034年次奈米節點之邏輯元件性能與密度目標。將藉由晶圓鍵合高載子遷移率四族單晶通道材料來提升元件性能。儘管閘極全環的結構可以進一步控制通道，推動次3/2奈米技術節點CFET的發展，然而持續的通道微縮已經趨近矽材料的物理極限，除了鍺、鍺錫等材料被用於CFET 的研究，尋找表現超越矽的系統或材料對於下世代半導體產業至關重要。因此，將發展晶圓級超薄二維材料通道之互補式電晶體，以能更一步微縮三維堆疊通道層和閘極間距，突破四族單晶堆疊元件密度瓶頸。然而CFET的元件接觸和連結導線之設計和材料，由於是垂直堆疊方向，因此也需重新思考和改良，故將發展高深寬比與不同深度之元件接觸技術，以因應垂直堆疊互補式電晶體之後段導線密度需求。同時利用晶圓接合異質矽基和二維材料元件，進行多層性能取向的接合，如I/O、邏輯和記憶體，因此將搭配發展矽導通孔技術、低電阻連線材料和高選擇比之蝕刻技術，來完成多功能三維積體電路和嵌入式記憶體之整合，並能接軌未來產業應用。